Ingénieure - Ingénieur R&D Asic H/F Capgemini
- Rennes - 35
- CDI
- Bac +3, Bac +4
- Industrie high-tech • Telecom
- Exp. 7 ans min.
Les compétences pour ce job
Les missions du poste
* Définition et spécification d'architectures d'ASIC (Fonctionnelle et Testabilité)
* Modélisation en RTL (VHDL, Verilog) avec une emphase sur la conception de modules ASIC.
* Vérification de la modélisation dans un environnement ASIC (UVM, ...)
* Implementation & simulation du Design For Test (DFT, ATPG)
* Design physique du circuit jusqu'au GDSII (Synthèse, PlacementRoutage, DRC, LVS)
Le profil recherché
Idéalement issu(e) d'une école d'ingénieur ou d'une formation universitaire Bac +5 en (micro)électronique. Tout niveau d'expérience sera considéré, du débutant à l'expert.
Le poste est également ouvert aux techniciens expérimenté(e)s (10 ans minimum) spécialisés dans la conception des ASIC.
Compétences recherchées :
* Vous avez une expérience sur des ASICs, MPU, MCU ou des FPGA embarquant les ISA ou fonctionnalités suivantes (ARM, RISCV, CML, NOC, PCIe, CXL, DDR, HBM, USB, I3C ...)
* Codage VHDL et/ou System Verilog ou Verilog ou SystemC (IP, Top, Test Bench, OVM, UVM)
* Conception de module RTL (IP) et intégration-création de Top
* Vérification virtuelle de modules et d'ASIC Top (RTL & timings - C, C++, UVM)
* Design for Test (DFT), implementation, generation, simulation, debug des patterns ATPG
* Synthèse, STA, Preuve formelle
* Définition des contraintes de placement et de timings
* Implémentation et vérification physique (Floorplan, Partitionnement, Pad Ring, Place and Route, DRC, LVS, EMIR, contraintes Package ; DEF/LEF/GDSII)
* Support aux équipes & clients après Tape Out
* Connaissance des outils EDA ASIC (Cadence, Siemens, Synopsys)
* Automatisation de tests (Tcl, Python).
Le poste est également ouvert aux techniciens expérimenté(e)s (10 ans minimum) spécialisés dans la conception des ASIC.
Compétences recherchées :
* Vous avez une expérience sur des ASICs, MPU, MCU ou des FPGA embarquant les ISA ou fonctionnalités suivantes (ARM, RISCV, CML, NOC, PCIe, CXL, DDR, HBM, USB, I3C ...)
* Codage VHDL et/ou System Verilog ou Verilog ou SystemC (IP, Top, Test Bench, OVM, UVM)
* Conception de module RTL (IP) et intégration-création de Top
* Vérification virtuelle de modules et d'ASIC Top (RTL & timings - C, C++, UVM)
* Design for Test (DFT), implementation, generation, simulation, debug des patterns ATPG
* Synthèse, STA, Preuve formelle
* Définition des contraintes de placement et de timings
* Implémentation et vérification physique (Floorplan, Partitionnement, Pad Ring, Place and Route, DRC, LVS, EMIR, contraintes Package ; DEF/LEF/GDSII)
* Support aux équipes & clients après Tape Out
* Connaissance des outils EDA ASIC (Cadence, Siemens, Synopsys)
* Automatisation de tests (Tcl, Python).
Capgemini en images
Publiée le 31/07/2026 - Réf : 212360 44349754
