Intelligence Artificielle pour la Modélisation et l'Analyse Topographique des Puces Électroniques H/F CEA

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En tant que stagiaire au CEA, vous aurez l'opportunité de travailler au sein d'un environnement de recherche de renommée mondiale. Nos équipes sont composées d'experts passionnés et dédiés, offrant un cadre propice à l'apprentissage et à la collaboration. Vous aurez accès à des équipements de pointe et à des ressources de recherche de premier ordre pour mener à bien vos missions.
A Neural-Ordinary-Differential-Equations Based Generic Approach for Process Modeling in DTCO: A Case Study in Chemical-Mechanical Planarization and Copper Plating
https://doi.org/10.1145/3676536.3676647

Description du poste :
L'inspection des surfaces de wafers est une étape cruciale dans les processus de microfabrication en microélectronique. Les variations de processus peuvent entraîner des défauts coûteux, affectant la qualité et les performances des puces électroniques. Les récentes avancées en intelligence artificielle (IA), en particulier les réseaux de neurones convolutifs (CNN), démontrent des performances exceptionnelles en analyse d'images et en prédiction spatiale. Ces technologies permettent la détection et la prédiction des défauts de surface avec une précision impressionnante, offrant des améliorations significatives par rapport aux méthodes conventionnelles.
Ce stage vise à caractériser les surfaces structurées des puces électroniques en utilisant l'interférométrie optique ; il impliquera le développement de modèles CNN pour simuler entièrement la topographie des puces mesurées. Ce travail innovant aidera à mieux comprendre et modéliser les surfaces des puces électroniques, contribuant à l'amélioration des processus de fabrication.
Au sein du laboratoire LPMS vous travaillerez dans une équipe d'environ 40 personnes.
Vous ajouterez votre touche sur des missions de type :
Développement et optimisation de modèles de réseaux de neurones convolutifs (CNN) pour l'analyse des surfaces de wafers.
Simulation et prédiction des défaut topographiques sur les puces microélectroniques.
Collaboration avec des experts pour améliorer les processus de fabrication et réduire les défauts coûteux.

En fonction des attendus de votre école, les sujets pourront être discutés.