Thèse Concilier la Prédictabilité et la Performance dans les Architectures de Processeurs pour les Systèmes Critiques H/F Doctorat.Gouv.Fr

Établissement : Université Paris-Saclay GS Informatique et sciences du numérique École doctorale : Sciences et Technologies de l'Information et de la Communication Laboratoire de recherche : CEA /LIST - Laboratoire d'intégration de systèmes et de technologies Direction de la thèse : Mihail ASAVOAE ORCID 0000000152918567 Début de la thèse : 2026-10-15 Date limite de candidature : 2026-10-31T23:59:59 Les systèmes critiques possèdent à la fois des exigences fonctionnelles et temporelles, ces dernières garantissant que toutes les échéances sont respectées pendant l'exécution ; tout dépassement pourrait entraîner des conséquences catastrophiques. La nature critique de ces systèmes impose la mise en oeuvre de solutions matérielles et logicielles spécialisées. Cette thèse de doctorat porte sur le développement d'architectures matérielles pour systèmes critiques, appelées architectures prédictibles, capables de fournir les garanties temporelles nécessaires. Plusieurs architectures de ce type existent déjà, généralement fondées sur des pipelines in-order et intégrant soit des restrictions comportementales (par exemple, la désactivation de mécanismes de spéculation complexes), soit des spécialisations structurelles (par exemple, des caches re-designés ou une arbitrage déterministe pour l'accès aux ressources partagées). Ces restrictions et spécialisations ont inévitablement un impact sur les performances ; la conception d'architectures prédictibles doit donc traiter directement le compromis entre prédictibilité et performance. Cette thèse vise à explorer ce compromis d'une manière nouvelle, en adaptant une variante hautes performances d'un processeur in-order (CVA6) et en développant des techniques top-down pour le rendre prédictible. Les performances de tels processeurs reposent habituellement sur des mécanismes tels que la prédiction de branchement, le préchargement (prefetching) et la prédiction de valeurs, mis en oeuvre à l'aide d'éléments de stockage spécialisés (par exemple, des tampons) et appuyés par des mécanismes de contrôle tels que la restauration d'état (rollback) en cas de mauvaise spéculation. Dans ce contexte, l'objectif de la thèse est de définir un schéma général de prédictibilité pour l'exécution spéculative, couvrant à la fois l'organisation du stockage et le comportement de restauration. This PhD thesis topic focuses on the development of computer architecture designs for critical systems, known as predictable architectures, capable of providing the necessary timing guarantees. Several such architectures exist, typically based on in-order pipelines and incorporating behavioral restrictions (e.g., disabling complex speculation mechanisms) or structural specializations (e.g., redesigned caches or deterministic arbitration for shared resources). These restrictions and specializations inevitably impact performance, and the design of predictable architectures must therefore address the predictability performance tradeoff directly. This PhD thesis aims to explore this tradeoff in a novel way, by adapting a high-performance variant of the in-order processor CVA6 and developing top-down techniques to establish predictability. Performance in such processors is usually achieved through mechanisms like branch prediction, prefetching, and value prediction, implemented via specialized storage elements (e.g., buffers) and supported by control mechanisms such as rollback on misprediction. Within this context, the goal of the thesis is to define a general predictability scheme for speculative execution, addressing both storage organization and rollback behavior.

Related Work
Several predictable architectures have been proposed, including PRET [1], Patmos [2], SIC [3], Minotaur [4], and Vicuna [5], among others. To ensure predictability, designs such as PRET, Patmos, and Vicuna rely on well-established principles based on pipeline-level specialization: PRET employs hardware multithreading; Patmos introduces a role-defined dual pipeline separating arithmetic computation from memory accesses; and Vicuna extends this principle with a co-processor for vectorized operations. More recent designs, such as SIC and Minotaur, address predictability in a formal manner through provable properties. SIC and its RISC-V-based successor Minotaur define predictability as the absence of timing anomalies-undesirable situations where local worst-case timing does not result in global worst-case timing. SIC further introduces a monotonicity property as a formal guarantee for this absence, marking the first predictable architecture with a formally stated property.
Timing anomalies have themselves been extensively studied and refined, with our recent work [6] proposing a causality-based definition that formally relates local and global timing effects. Furthermore, our work [7] challenges the formal predictability claim of in-order processors, and thus of SIC, by proving that a form of timing anomaly persists even under the monotonicity property.

This PhD thesis aims to reconcile performance and predictability in the design of in-order processor architectures for critical systems. The work focuses on the high-performance variant of the CVA6 processor [8], which employs several speculation mechanisms. Building upon the predictability results from [7], the objective is to address the predictability-performance tradeoff in a principled and formally grounded manner. Two main contributions are expected:
- to analyze and formalize the various speculation mechanisms of CVA6 in a uniform and predictable framework, with particular emphasis on the propagation of mispredicted data and the timing impact of internal state recovery (rollback).
- to develop a predictable execution scheme for the high-performance CVA6 processor, combining formal guarantees with efficient implementation. The resulting design may be realized as a simulation model or a hardware prototype, depending on the candidate's expertise and interests.