Vérification Soc - Fpga - Sv - Uvm Vs. Cocotb H/F ELSYS Design

Description du sujet

ELSYS Design participe actuellement à plusieurs projets de Vérification de moduleSystem On Chip (SoC) pour ses clients dans divers secteurs (Automobile, IoT, Aéronautique).
Dans le cadre de l'évolution des pratiques de vérification, notre équipe Métier souhaite évaluer l'efficacité et la pertinence de différentes méthodologies de vérification, notamment SystemVerilog/UVM et CocoTb (Vérification basée sur un environnement open-source en Python). Ce stage propose une étude comparative approfondie entre ces deux approches, appliquée à un ou plusieurs blocs IP représentatifs.
Vous serez encadré par un tuteur technique et notre équipe composée d'ingénieurs expérimentés dans chacun des domaines de compétence.

Le stage se déroulera en plusieurs étapes :
-Prendre en main les deux méthodes de vérification à qualifier (SV/UVM et Python/CocoTb)
-Implémenter des environnements de test équivalents dans les deux méthodologies
-Développer des scénarios de test fonctionnels et aléatoires
-Mettre en oeuvre des mesures de couverture (code, fonctionnelle)
-Évaluer les performances, la maintenabilité, la réutilisabilité et la courbe d'apprentissage
-Rédiger un rapport comparatif avec recommandations

Ce sujet s'adresse donc à des personnes désirant améliorer leurs compétences dans le domaine de l'électronique embarqué sur les aspects :
-Vérification de SoC
-Environnement de simulation
-Développement de scénarios de simulation en UVM
-Développement de scénarios de simulation en Python (CocoTb)

-Analyse des chronogrammes de simulation
-Rédaction technique et esprit critique

Technologies utilisées
Les technologies utilisées sont les suivantes :
Environnement de simulation (Cadence Excelium, IMC, Verilator)
Verilog, VHDL, System Verilog, Python
Interfaces telles que AXI, AHB, APB, I²C, SPI, DDR, DMA, ...

Compétences acquises
Les principales compétences acquises seront :
Verification de modules unitaires
Méthodologies SV/UVM et CocoTb
Cycle de développement en V
Rédaction documentaire
L'agence de rattachement de cette offre se situe à Rennes.
Profil Recherché

Vous êtes en 3e année de cycle ingénieur ou dernière année de Master.
Autonomie, enthousiasme pour les technologies ASIC/FPGA, domaines d'applications variés, rigueur et travail en équipe sont des qualités essentielles.
Compétences requises : Langage VHDL/Verilog/SystemVerilog/Python, connaissance des ASIC/FPGA, esprit de synthèse, autonomie et rigueur. Vous rédigez aisément en anglais (documentation technique et manuel utilisateur).
Ce stage conventionné est rémunéré.
La mission peut être réalisée dans le cadre d'une année de césure ou d'un stage de fin d'études

Avantages Salariaux

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- Titre restaurant presque intégralement pris en charge
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- Accès aux activités sociales et culturelles du CSE
- Prime Transport de 200 € net par an.

Qui sommes-nous

ELSYS Design est une société d'ingénierie spécialisée dans la conception de systèmes électroniques embarqués.

Nous accompagnons nos clients issus de secteurs variés (énergie, semiconducteur, défense, spatial, transport, etc.) dans 4 domaines principaux : la microélectronique (FPGA, ASIC, SoC), la carte, le logiciel embarqué et l'ingénierie système.

Chez ELSYS Design, nous sommes tous ingénieurs, votre manager sera donc lui aussi issu de la technique. Il veillera à vous proposer des projets pertinents qui vous permettront de vous constituer une expérience riche, bâtie sur un socle de compétences recherchées.

Vous aimez relever des défis techniques ? Vous avez envie d'évoluer dans une ambiance humaine, bienveillante et responsabilisante ? D'intégrer une structure familiale, présentant les avantages d'un grand groupe ?

Alors, n'hésitez plus : postulez et rencontrons-nous !