Stage - Implémentation de Têtes Applicatives sur Accélérateur Neuronal H/F CEA

Dans le domaine de la conception d'architecture matérielle et de l'optimisation des solutions de calcul pour l'intelligence artificielle (IA), le Laboratoire (LECA) a conçu des circuits silicium intégrés, dont un processeur parallèle baptisé PNeuro [1], conçu spécifiquement pour accélérer les algorithmes d'IA. Cette architecture a été décliné dans plusieurs systèmes [2] [3] et dans le cadre d'une collaboration en 2022 a décroché le prestigieux prix Embedded World dans la catégorie startup pour son incroyable efficacité énergétique [4].
Dans un premier temps le candidat devra lister différentes solutions de têtes applicatives, en s'appuyant notamment sur les liens existants avec les architectures développées au sein d'autres laboratoires du CEA. Une étude approfondie portera ensuite sur les principales têtes utilisées selon la nature de la tâche visée, qu'il s'agisse de classification, de détection ou de segmentation. Sur cette base, une estimation des possibilités d'implémentation sur un accélérateur neuronal sera menée, afin d'identifier la faisabilité technique des différentes approches. Cette démarche intégrera l'analyse des capacités et limitations inhérentes à la plateforme matérielle ciblée, notamment en termes de parallélisme, de ressources mémoire, et de précision, afin d'anticiper les éventuelles adaptations ou optimisations à réaliser pour une intégration efficace des têtes applicatives sélectionnées.
Dans un second temps, le candidat devra implémenter une ou plusieurs solutions adaptées à l'accélérateur PNeuro, en veillant à couvrir les différents aspects liés à la programmation logicielle. Cela comprendra notamment le développement des routines assembleur spécifiques ainsi que du code host associé, afin d'assurer l'intégration et le pilotage efficace du système sur la plateforme ciblée. Par la suite, une phase de mesure des performances sera conduite de manière rigoureuse. Celle-ci portera sur l'évaluation de la latence, du débit, de la consommation énergétique ainsi que de la surface silicium mobilisée, afin d'obtenir une vision complète de l'efficacité et de l'optimisation des solutions développées, en tenant compte à la fois des contraintes fonctionnelles et matérielles du projet.
Références :

[1] A. CARBON, J-M PHILIPPE, O. BICHLER, R. SCHMIT, B. TAIN, D. BRIAND N. VENTROUX, M. PAINDAVOINE, O. BROUSSE PNeuro: A scalable energy-efficient programmable hardware accelerator for neural networks

[2] I. Miro-Panades et al., "SamurAI: A Versatile IoT Node With Event-Driven Wake-Up and Embedded ML Acceleration," in IEEE Journal of Solid-State Circuits, vol. 58, no. 6, pp. 1782-1797, June 2023,
doi: 10.1109/JSSC.2022.3198505.

[3] B. Tain et al. "J3DAI: A tiny DNN-Based Edge AI Accelerator for 3D-Stacked CMOS Image Sensor".
https://doi.org/10.48550/arXiv.2506.15316
[4] Embedded World Prize for TinyRaptor/PNeuro IP 2022 https://www.embedded.com/embedded-world-2022-back-to-the-future-in-nuremberg/