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ELSYS Design emploi
ELSYS Design recrutement

Stage-Vérification d'Ips Digitales pour Cible Asic - Soc - Fpga H/F ELSYS Design

  • Vallauris - 06
  • Stage
  • Bac +5
  • Secteur informatique • ESN
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Détail du poste

Pour faire face au défi que constitue la vérification d'ASIC/SoC toujours plus complexes, l'industrie du semi-conducteur converge vers l'adoption universelle d'une méthodologie de vérification baptisée UVM. Cette méthodologie favorise la modularité, la réutilisabilité et l'extensibilité. Elle se base sur des techniques résumées sous les termes de « programmation orientée objet », « Self-Checking Verification Environment », « Constraint Random Tests» et « Coverage/Metric Driven Verification ». Il est intéressant de comparer cette méthodologie à des nouvelles, basées sur du python.

Lors du stage, les principales missions seront donc les suivantes :

- Etudier et comprendre le langage SystemVerilog et la méthodologie UVM
- Mise en place de l'environnement de simulation permettant de se connecter au Design Under Test via des interfaces.
- Mise en place du modèle de vérification du DUT.
- Mise en place de tests aléatoires contraints et du modèle de couvertures du DUT. (functional coverage / code coverage)
- La vérification a l'avantage d'associer les domaines du développement software et hardware.
- En plus d'acquérir une bonne maîtrise de la programmation objet basée sur la bibliothèque UVM, ce stage permettra de développer une vision globale de la réalisation d'un système hardware et en particulier une bonne connaissance des erreurs classiques en design.

L'agence de rattachement de cette offre se situe à Nice Sophia-Antipolis.
Profil Recherché

Tu rentres en dernière année de cycle ingénieur en électronique avec option Micro-Electronique, et tu as déjà des connaissances acquises en cours ou en TP sur les langages VHDL / Verilog / SystemVerilog, C/C++.

Tu as aussi des bases solides en simulations / testbench au niveau IP et/ou Top Level.

Dynamique, passionné(e) et motivé(e), tu es en quête de défis techniques.

Le stage se déroulera dans nos locaux de Sophia Antipolis pour une durée minimale de 6 mois.

Avantages Salariaux

-
- Titre restaurant presque intégralement pris en charge
-
- Accès aux activités sociales et culturelles du CSE
- Prime Transport de 200 € net par an.

Qui sommes-nous

ELSYS Design, c'est à l'origine l'histoire de deux ingénieurs, Radomir & François, qui ont choisi de fonder une entreprise spécialisée dans les systèmes embarqués.

Vous trouverez trois principaux domaines d'expertise chez ELSYS Design : la micro-électronique (FPGA, ASIC, SoC...), la carte électronique et le logiciel embarqué. Nous les mettons en oeuvre au sein de nos bureaux d'études pour réaliser des solutions complètes, ou directement chez nos clients multisectoriels pour les aider à relever les défis liés à la conception et au développement de leurs technologies de pointe.

Nos fondateurs, business managers et équipes techniques sont tous ingénieurs de formation. Ils sont animés par une passion commune pour la technique, qui constitue un élément important de notre identité.

Si vous aussi, vous voulez écrire la suite de l'histoire avec nous, rejoignez ELSYS Design !

  • Accords de participation et d'intéressement
  • Carte Swile pour les tickets restaurants
  • Des événements tout au long de l'année, dont un séminaire annuel
  • Prime de cooptation
  • Prime vacances
  • Un CSE très actif
  • Horaires de travail flexibles
  • Frais de transport

0 - 65 000 Eur (€)

Les étapes de recrutement

Les étapes de recrutement peuvent varier selon l'offre à laquelle vous postulez.

  • 1er entretien avec le responsable d’affaires en charge de l’activité

  • 2ème entretien technique avec le référent métier pour qualifier vos compétences techniques

  • 3ème rendez-vous avec le responsable de centre ou le directeur régional

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Publiée le 15/12/2025 - Réf : E-V-20251014-76751

Stage-Vérification d'Ips Digitales pour Cible Asic - Soc - Fpga H/F

ELSYS Design
  • Vallauris - 06
  • Stage

Pour les postes éligibles :

Télétravail partiel
Publiée le 15/12/2025 - Réf : E-V-20251014-76751

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